1. Kondisi [kembali]
Percobaan 1 kondisi 2 :
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=0, B5=don’t care, B6=clock
2. Gambar Rangkaian Simulasi [kembali]
Gambar rangkaian percobaan 1 kondisi 2
3. Video Simulasi [kembali]
4. Prinsip Kerja Rangkaian [kembali]
Pada rangkaian digunakan 2 IC untuk 2 buah rangkaian, yaitu : IC 7474 sebagai rangkaian D Flip-flop dan IC 74LS112 sebagai rangkaian JK Flip-Flop.
Pada IC D Flip-flop terdapat satu buah input D = data, S = Set, R = Reset, CLK = Clock, Q dan Q' sebagai output. Input D dihubungkan ke saklar B5, Clock ke B6, Set ke B1, dan Reset ke B0. Setelah itu, kita sesuaikan kondisi saklar dengan kondisi 2. Set di kondisi ini tidak aktif karena berlogika 1 (active low) dan reset aktif. Hal ini menyebabkan nilai output Q berlogika 0 dan Q' berlogika 1. Disini apapun kondisi D tidak akan mempengaruhi hasil output,
Selanjutnya IC 74LS112 hampir sama dengan D flip flop, bedanya untuk input JK flip flop terdapat 2 buah, yaitu J yang terhubung ke saklar B2, dan K ke saklar B4. Untuk saklar B3 dihubungkan ke clock IC. Karena di kondisi 2 ini set tidak aktif dan reset aktif, maka hasil output Q akan bernilai 0 dan Q' bernilai 1. Artinya, apapun kondisi nilai J dan k tidak akan berpengaruh terhadap hasil output karena IC dalam kondisi reset.
5. Link Download [kembali]
No comments:
Post a Comment